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八位抢答器 数电课设报告

发布时间:

课程设计任务书

学生姓名: 指导教师: 题

曾志杰 曾刚

专业班级: 工作单位:

电信 1104 信息工程学院

目:多路智力竞赛抢答器

初始条件: 具备电子电路的基础知识和设计能力;具备查阅资料的 基本方法;熟悉常用的电子器件;熟悉电子设计常用软件的 使用; 要求完成的主要任务: (包括课程设计工作量及其技术要求,以及说明
书撰写等具体要求)

1、设计 8 路智力抢答器电路; 2、数码管显示定时及抢答时间; 3、主持人控制抢答开始; 4、掌握数字电路的设计及调试方法; 5、撰写符合学校要求的课程设计说明书。 时间安排: 时间一周,其中 2 天原理设计,3 天电路调试 指导教师签名: 系主任(或责任教师)签名: 年 年 月 月 日 日

武汉理工大学《数字电子技术基础》课程设计说明书

目录
摘要................................................................................................................................ 1 1 设计要求.................................................................................................................... 2 2 设计过程.................................................................................................................... 2 2.1 设计思路........................................................................................................ 2 2.2 抢答模块........................................................................................................ 3 2.3 计时模块........................................................................................................ 4 2.4 总体电路........................................................................................................ 6 3 电路仿真.................................................................................................................... 8 4 设*峁暗魇........................................................................................................ 9 5 心得体会.................................................................................................................. 10 附录.............................................................................................................................. 11 参考文献........................................................................................................................ 1 本科生课程成绩测定表................................................................................................ 1

武汉理工大学《数字电子技术基础》课程设计说明书

摘要
作为一种常用数字电路,抢答器已经广泛应用于各种智力和知识竞赛场合。 本设计以八路智力竞赛抢答器为基本概念,从实际应用出发,用数字、模拟电子 器件设计具有扩充功能的抢答器。 该抢答器的设计利用 PROTUES 完成了原理图 设计和电路仿真,具有数字显示、倒计时显示、编码译码功能,应用效果良好。 本次设*瓿梢恢职宋磺来鹌鞯牡缏贰

关键词:

数字电子技术;抢答器;仿真

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1 设计要求
设计一个 8 路智力抢答器, 数码管显示抢答选手的编号及抢答时间(本设计 控制抢答时间为 30s) ,主持人控制抢答开始,即 30s 倒计时开始,当有选手抢答 时,倒计时停止。

2 设计过程
2.1 设计思路
电路主要分为两大部分: 抢答电路和倒计时控制电路。抢答电路主要需要解 决的问题是如何锁定抢答选手的编号,即第一位选手按下抢答开关后,其他选手 抢答无效,数码管锁定第一位选手的编号。本次设计采用 D 触发器来实现锁存 功能,用译码器和数码管完成显示电路。计时电路需要设计 30s 减法电路,本次 设计用两个 4 为二进制计数器 74ls192 来完成。 电路工作流程: 在主持人没有按下开始抢答按钮前, 参赛者的抢答开关无效; 当主持人按下开始抢答按钮后,开始进行 30 秒倒计时,此时,若有组别抢答, 显示该组别编号, 计时停止。 答题完毕后, 主持人控制清零开关以便下一次抢答。 电路设计流程图如下:

控制开关

定时电路

译码显示电路

抢答开关

触发器

译码显示电路

图 2.1 电路设计流程图

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2.2 抢答模块
此部分电路主要完成的功能是实现 8 路选手抢答并进行锁存, 同时通过译码 器和显示电路显示抢答选手的编号。 本次设计采用两个四 D 触发器 (即芯片 74ls175) 来对选手的抢答进行锁存, 用译码器 74ls148 来编译抢答选手编号,通过 74ls175 连通显示电路。该模块的 主体部分是用 74ls175 来实现锁存。已知 74ls175 的引脚图和功能表(见附录) 下面说明如何利用 74ls175 和相关门电路来设计 8 位抢答起的锁存电路:

U2
10 11 12 13 1 2 3 4 5 0 1 2 3 4 5 6 7 EI 74LS148 A0 A1 A2 GS 9 7 6 14 4 5 12 13

U1
D0 D1 D2 D3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 2 3 7 6 10 11 15 14

EO

15

9 1

CLK MR

5 4
74LS175

2 1

U3:A
74LS21

U3:B
8

13 12 10 9

74LS21

U3:B(A)

图 2-2

锁存电路

图中 8 位选手的抢答信号分别从 74ls175 的 8 个输入端输入, 当无人抢答时, 0~7 号输入端为高电*,A0~A2 以及 GS 端也为高电*,相应的触发器 74ls175 的四个输入端 D0~D3 也为高电*,输出端 Q0~Q3 也为高电*,图中的 U3:A 及 U3:B 为四输入与非门,U3:B 的输出 Y8=Q0*Q1*Q2*Q3*CP,CP 为频率 1HZ 的 脉冲信号, 初始状态时触发器 74ls175 的 “CLK” 端为脉冲信号。 当有人抢答时, 输入端有一个端口变为底电位,此时 A0~A2 中也有一个变为底电位,对应的
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D0~D3,Q0~Q3 也有一个为底电位,则 Y8 输出为 0,此时触发器无脉冲信号, 触发器保持上一状态, 其他选手再抢答时触发器不再工作。这样就实现了锁存功 能。 译码显示电路主要的问题是将译码器输入端 0~7 通过合适的变换使得在数 码管上依次显示 1~8。这一变换需要用到译码器 74ls148 的拓展输出端“Gs”或 “EO” 。具体连接方式见下图。

1 2 4 5

U3:A
6

74LS21

U1
4 5 12 13 D0 D1 D2 D3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 2 3 7 6 10 11 15 14 7 1 2 6 4 5 3

U2
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

9 1

CLK MR 74LS175

图 2-3

译码显示电路

A、B、C、D 端依次为二进制的低位到高位,通过数码管显示具体十进制 数。

2.3 计时模块
该模块完成 30S 倒计时功能,本次设计采用十进制可逆计数器 74ls192 来完 成。 设计主要需要解决的问题时如何用两块 74ls192 构成一个 30 进制的减法器。
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74ls192 的功能表和管脚图(见附录) 30S 倒计时需要用到 74ls192 的置数端和减法功能,两片芯片分别显示十位 和个位的数,即个位显示 0~9,十位显示 0~3。个位的借位信号接到十位的减计 数端,十位的借位信号输入到十位的置数端,十位置数 0011,即“3” 。具体连 接图如下图:

U1
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13

U2
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13

图 2-4

30 进制减法电路

Q0~Q3 接译码器,当给芯片通电后,置数端使得电路开始从 30S 倒计时, 通过后面的译码显示电路显示出来,当有选手按下抢答器时,通过一定的逻辑电 路使得减法电路的激励脉冲 时间又从 30S 开始倒计时。 停止, 即倒计时停止。 当裁判按下清零端的开关时,

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2.4 总体电路

U10
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13 7 1 2 6 4 5 3

U12
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

U11
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 1 2 4 5 74LS21 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13 7 1 2 6 4 5 3

U13
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

R1
10K

U4:A
6

R2
10K

R3
10K

U3
10 11 12 13 1 2 3 4 5 0 1 2 3 4 5 6 7 EI 74LS148 A0 A1 A2 GS 9 7 6 14 4 5 12 13

U1
D0 D1 D2 D3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 2 3 7 6 10 11 15 14 7 1 2 6 4 5 3

U6
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

R4
10K

R5
10K

EO

15

9 1

R6
10K

CLK MR 74LS175

R7
10K (1)

5 4

2 1

U2:A
74LS21

R8
10K 8

U2:B

13 12 10 9

74LS21

图 2-5

电路总图

图中主要的两个模块: 抢答部分和定时部分在前面已经单独介绍过了。下面 介绍一些其他的电路构成原理。 选手抢答信号通过最左端的 8 个开关和电阻构成的电路来传送,编码器 74ls148 的 8 个输入端起始时都是高电位,当有人按下抢答开关时,电位变为低 电位,由此引起电路之后的一系列变化。 当有选手按下抢答开关时, 计时电路时需要停止计时的。这一功能通过控制 计时电路的激励脉冲信号来实现。与非门 U2:B 的输出端 8 端接到计时电路的脉 冲输入端“DN” ,当选手按下开关后,8 端总是输出一个低电位,计时电路停止 工作,从而实现了有人抢答时,倒计时停止的功能。 电路的裁判开关控制着计时电路的通断,只有当裁判按下控制开关后,计时
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才开始,然后选手开始抢答,计时停止。裁判再次按下开关后,计时电路清零。 电路工作流程: 接通电路后,三个数码管都是清零状态。裁判按下抢答开关后,计时开始, 此时假如 2 号选手最先按下抢答键,编码器 74ls148 的二号输入端由高电位变为 底电位,输出端 GS,A2,A1,A0 电位依次为“0101” ,相应的 D3~D0 依次为 “0101”译码器 74ls48 输入端 D~A 依次为 , “0010”编译后在数码管上显示 , “2” 。 此时,由于四输入与非门的输出端 Y6=Q0*Q1*Q2*Q3,则输出 Y6 为“0” , 也即是 Y8 为“0” ,此时触发器无脉冲信号输入触发器保持上一状态,其他选手 再按开关对数码管的显示无影响。 另外,Y8 也和计时电路的脉冲端连在一起,也就是此时计时电路也无脉冲 输入,计时停止。 抢答结束后,裁判按起控制开关,计时电路清零,按一下触发器清零端,触 发器清零。一次抢答流程结束。

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3 电路仿真
为使本次课设能高效、准确完成,在设计好基本电路后,可以先进行仿真。 仿真软件采用 PROTEUS。在 PROTEUS 上连接好电路图,保证电路尽量简洁, 以利于后续的焊接电路图。 接好电路图后,运行仿真,观察是否出现预期结果。 经测试, 电路仿真基本满足预期要求。 图为 “2” 号选手抢答成功的仿真图。

U10
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13 7 1 2 6 4 5 3

U12
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

U11
15 1 10 9 5 4 11 14 D0 D1 D2 D3 UP DN PL MR 74LS192 1 2 4 5 74LS21 Q0 Q1 Q2 Q3 TCU TCD 3 2 6 7 12 13 7 1 2 6 4 5 3

U13
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

R1
10K

U4:A
6

R2
10K

R3
10K

U3
10 11 12 13 1 2 3 4 5 0 1 2 3 4 5 6 7 EI 74LS148 A0 A1 A2 GS 9 7 6 14 4 5 12 13

U1
D0 D1 D2 D3 Q0 Q0 Q1 Q1 Q2 Q2 Q3 Q3 2 3 7 6 10 11 15 14 7 1 2 6 4 5 3

U6
A B C D BI/RBO RBI LT 74LS48 QA QB QC QD QE QF QG 13 12 11 10 9 15 14

R4
10K

R5
10K

EO

15

9 1

R6
10K

CLK MR 74LS175

R7
10K (1)

5 4

2 1

U2:A
74LS21

R8
10K 8

U2:B

13 12 10 9
6

74LS21

图 3-1

电路仿真图

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4 设*峁暗魇
根据仿真电路焊接好电路板,接通电源即脉冲信号后,电路出现的问题及相 应的解决方法。 出现的问题: (1) 计时电路的数码管总是显示“88” 。 (2) 接通电路后,抢答部分的数码管一直显示“7” ,并且裁判按下 开关后,选手抢答无效。 (3) 抢答完毕后,触发器清零后,计时电路继续倒计时。 解决方法: (1) 检查数码管的接地端以及译码器 74ls148 的接地端,发现有几个端口未接上 地端。 (2) 在触发器的脉冲信号输入端再接一个开关到脉冲信号,接通电路后,接通一 次该开关,触发器会清零,并且之后能正常工作。 (3) 抢答完毕后,先关闭裁判开关,再清零触发器。

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5 心得体会
本次数电课程设计的电路是虽说不是很复杂的, 但在初期还是感到无从下手。 在整个电路的设计过程中, 花费时间最多的是各个单元电路的连接及电路的细节 设计上,在多种方案的选择中,我仔细比较分析其原理以及可行的原因,最后还 是在通多次对电路的改进, 上机仿真以及接线调试, 终于使整个电路可稳定工作。 设计单元电路阶段,这个阶段可以说是考察数电书本知识的阶段。所有的设 计方法还有步骤在数电书上都有,而且还有例题。这个阶段遇到的主要问题就是以 前的知识忘记不少,所以做设计的时候要常随手翻阅课本,等于是做了几道数电作 业题。这个阶段的难度也不是很大,一般翻课本就可以找到答案并解决问题。 实验阶段可以说是这次设计中最重要的部分,因为以前的只是理论而不是真 正的实体。所以说它是最重要的。实验阶段我们遇到的问题有:对软件不熟悉;对 实验过程中信号的测量知识学*很少。但是软件不熟悉,我就就借来参考书,一步 一步的对着学,,所以随着接触的增加软件也就越来越熟悉,这方面的问题不是太 难因为一边理论一边学*正好是学*的好方法,而且也学的特别快。 制作过程是一个考验人耐心的过程,不能有丝毫的急躁,电路的焊接要一步一 步来,焊点多,走线复杂。这又要我们要灵活处理,一边操作一边构思,在不影响 试验的前提下加快进度。 另外就是要熟练地掌握课本上的知识, 这样才能对试验中出现的问题进行分析 解决。这是应用课本知识的大好时机。 总之,通过这次练*我有了很多收获。在摸索该如何设计电路使之实现所需 功能的过程中,特别有趣,培养了我的设计思维,增强了动手能力。在改进电路 的过程中,同学们共同探讨,最后的电路已经比初期设计有了很大提高。在让我 体会到了设计电路的艰辛的同时,更让我体会到成功的喜悦和快乐。

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附录
1、74ls175 的引脚图及功能表

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2、74LS192 是同步十进制可逆计数器,其引脚排列及逻辑符号如下所示:

图中: 位输出端,

为置数端,

为加计数端,

为减计数端,

为非同步进

为非同步借位输出端,P0、P1、P2、P3 为计数器输入端,

为清除端,Q0、Q1、Q2、Q3 为数据输出端。

输入 MR 1 0 0 0 × 0 1 1 1 × × × × 1

输出 P3 P2 P1 P0 Q3 Q2 Q1 Q0 × × × × 0 d c b A d 0 C 0 b 0 a

× × × × × × × ×

加计数 减计数

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3、74ls148 管脚图和功能表

输入 EI 1 0 0 0 0 0 0 0 0 0 I0 x 1 x x x x x x x 0 I1 x 1 x x x x x x 0 1 I2 x 1 x x x x x 0 1 1 I3 X 1 X X X X 0 1 1 1 I4 x 1 x x x 0 1 1 1 1 I5 X 1 X X 0 1 1 1 1 1 I6 x 1 x 0 1 1 1 1 1 1 I7 x 1 0 1 1 1 1 1 1 1 A2 1 1 0 0 0 0 1 1 1 1 A1 1 1 0 0 1 1 0 0 1 1

输出 A0 1 1 0 1 0 1 0 1 0 1 GS 1 1 0 1 1 1 1 1 1 1 EO 1 0 1 0 0 0 0 0 0 0

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4、74ls48 管脚图及功能表

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5、实物图

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参考文献
[1]《数字电子技术基础》 范文兵 清华大学出版社 2007 [2]《数字电路逻辑设计(第三版) 王毓银 高等教育出版社 2005 》 [3]《数字电路实验基础》 崔葛瑾 同济大学出版社 2005 [4]《数字电路实验与课程设计》 吕思忠、施齐云 哈尔滨工程大学出版社 2001 [5]《电子线路 设计 实验 测试(第三版) 谢自美 华中科技大学出版社 2006 》

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本科生课程成绩测定表
姓 名 性 别

专业、班级 题 目:

答辩或质疑记录:

成绩评定依据:

最终评定成绩(以优、良、中、及格、不及格评定)

指导教师签字:


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